Logic-timing simulation and the degradation delay model / Manuel J. Bellido, Jorge Juan, Manuel Valencia
Contents: Fundamentals of Timing Simulation Delay Models: Evolution and Trends Degradation and Inertial Effects CMOS Inverter Degradation Delay Model Gate-Level DDM Logic Level Simulator Design and Implementation DDM Simulation Results Accurate Measurement of the Switching Activity
Lưu vào:
| Tác giả chính: | |
|---|---|
| Định dạng: | text |
| Ngôn ngữ: | vie |
| Thông tin xuất bản: |
Imperial College Press,
|
| Chủ đề: | |
| Truy cập trực tuyến: | http://lib.tgu.edu.vn//Opac/DmdInfo.aspx?dmd_id=22445 |
| Từ khóa: |
Thêm từ khóa bạn đọc
Không có từ khóa, Hãy là người đầu tiên gắn từ khóa cho biểu ghi này!
|